Marvell Structera X CXL 3.2がAIメモリを拡張、しかし容量は課題の半分にすぎない
Marvellは、6つのメモリチャネル、4ホスト接続、最大9TBの物理メモリを備える2種類のStructera X CXL 3.2コントローラーを発表した。Marvell Structera X CXL 3.2は、拡大しつつある推論の制約に対応する。アクセラレーターは、周囲に十分な利用可能メモリがある場合にのみトークンを処理できるためだ。
Structera X 3406はDDR4を、Structera X 3506はDDR5をサポートする。どちらもPCIe 6.0経由で接続され、2027年第1四半期中のサンプル出荷が見込まれている。Marvellによれば、従来世代と比べて初回トークン生成までの時間を改善し、サポート可能なコンテキスト長を拡大できるという。
ただし、この比較が捉えているのはハードウェア面だけだ。Astera Labs、Montage Technology、MetaなどのベンダーもCXLメモリ設計を前進させている。競争の焦点は、最も多くのメモリを接続できる企業から、低速な共有容量を予測可能なアプリケーション性能へと変えられる企業へ移りつつある。
Marvell Structera X CXL 3.2、6メモリチャネルを追加
Marvellは、1世代のコントローラーで容量、ホスト帯域幅、圧縮スループットを高めている。
Structera Xの発表では、第2世代のメモリ拡張器2製品が取り上げられている。メモリ拡張器とは、プロセッサーがネイティブのメモリチャネルではなく外部インターコネクトを通じて追加メモリにアクセスできるようにするコントローラーだ。
Structera X 3406は6つのDDR4チャネルを備え、各チャネルで3枚のDIMMをサポートする。DIMMは、サーバー内部でDRAMチップを搭載する取り外し可能なモジュールである。18本のRDIMMスロットにより、1基のコントローラーで最大9TBのDDR4をサポートできるとMarvellは説明する。
Structera X 3506は、6つのDDR5チャネルと各チャネル2枚のDIMMを組み合わせる。Marvellによれば、12本のRDIMMスロットは最大6TBのDDR5をサポートする。この上限の違いはコントローラー構成とメモリ技術の差を反映したものであり、DDR4が本質的により高性能だという主張ではない。
両製品は、PCIe 5.0上のCXL 2.0から、PCIe 6.0上のCXL 3.2へ移行する。CXL、すなわちCompute Express Linkは、プロセッサーがロード／ストアのセマンティクスで接続デバイスやメモリへアクセスできるコヒーレントなインターコネクトだ。
新しいリンクは、PCIe 6.0 x16接続で合計最大256GB/秒のホスト帯域幅をサポートする。これはMarvellの従来世代で示されていた128GB/秒の2倍に当たる。コントローラーは接続性を最大4つのホストに分割でき、複数のシステムが1つのデバイスの背後にある容量へアクセスできる。
チャネル数が重要なのは、コントローラーが高速なホストリンクに対応するために十分なバックエンド帯域幅を必要とするからだ。Marvellはメモリチャネル数を4から6へ、50%増やした。両コントローラーは5ナノメートル製造プロセスを維持している。
Marvellはまた、インラインLZ4圧縮・展開のスループットを250GB/秒へ引き上げた。LZ4は、圧縮率の一部を犠牲にして速度を優先する低遅延の圧縮形式だ。新しいスループットは、従来世代で示されていた速度の5倍に当たる。
Marvellによれば、圧縮により搭載DRAMから得られる実効容量を2～3倍にできる可能性がある。この結果はデータに依存する。すでに圧縮されているページや不規則なページは、繰り返しの多いページほどには縮小しないためだ。
発表では、セキュリティと信頼性の機能拡張も導入された。Marvellは、Caliptra 2.0、AES-256メモリ暗号化、CXL Integrity and Data Encryption、耐量子暗号をサポートする保護機能として挙げている。StructGuard信頼性システムには、DRAMデバイスの故障から保護することを目的としたエラー訂正機能が追加される。
これらの変更により、今回の発表は単なる規格更新以上のものとなっている。コントローラーは6つのメモリチャネルにデータを供給し、ラインレートに近い速度で圧縮を処理し、データを保護し、複数ホストからのアクセスを調整しなければならない。追加される各機能は、導入前に運用者が検証すべき領域を新たに生み出す。
Marvellは2026年のOCP Global Summitでデバイスを披露する予定だ。ただし、サンプル出荷は2027年初頭まで見込まれていない。したがって発表内容は、今日大半の顧客が購入・導入できるハードウェアではなく、今後登場するコンポーネントを説明したものだ。
AI推論にアクセラレーターメモリ以上が必要な理由
直接の対象はモデル保存だけでなく、同時実行かつ長文コンテキストの推論によって拡大するワーキング状態である。
推論中、トランスフォーマーは、すでに処理したトークンから生成されたキーおよびバリューテンソルを保存する。このKVキャッシュにより、システムはデコードの各ステップで同一のアテンション状態を再計算せずに済む。
KVキャッシュの需要は、コンテキスト長、バッチサイズ、モデル構造、アクティブなリクエスト数とともに増大する。そのため、長いプロンプトはモデルが応答を1つ生成する前からメモリを消費する。エージェント型ワークフローは、履歴を維持し、ツールを使い、文書を検索し、多くのセッションを処理するため、さらに負荷を加える。
高帯域幅メモリ、すなわちHBMは、アクセラレーターが即座にアクセスする必要があるデータの優先的な配置先であり続ける。その帯域幅は通常のサーバーDRAMやCXL接続メモリよりはるかに高い。しかしHBMの容量には限りがあり、プロセッサーの物理的近傍に配置され、導入後の拡張は困難だ。
運用者は、バッチサイズを削減する、コンテキストを短縮する、退避した状態を再計算する、または低頻度データを別の場所へ移すことで対応できる。いずれの選択も、利用率を下げるか、遅延を増加させる可能性がある。高価なアクセラレーターがデータ待ちではなくトークン処理を続けられるなら、追加メモリには価値がある。
MarvellはStructera Xを、その状態のための追加階層として位置付けている。このコントローラーがDDR4またはDDR5をHBMに変えるわけではない。選択したデータをバイトアドレス可能な状態で保持し、従来のストレージより近くに置ける、より大きなプールを作るものだ。
同社によれば、新しいコントローラーは同等のコンテキスト長において初回トークン生成までの時間を最大40～50%短縮する。初回トークン生成までの時間は、プロンプトの送信から最初の生成トークンを受け取るまでの遅延を測る指標である。
Marvellはまた、同等の遅延で最大2倍長いコンテキストウィンドウをサポートすると主張する。ディープラーニングのレコメンデーションモデルでは、毎秒クエリ数を最大2倍にし、実効埋め込みテーブル容量を2～3倍にできるとしている。
これらの数値は、公開発表内で構成が明示されていないベンダーの主張だ。Marvellは、読者が再現できるだけのワークロード、ソフトウェア、プロセッサー、ベースラインの詳細を公表していない。独立したシステムテストが出現するまでは、製品目標として扱うべきである。
それでも、根底にある需要には説得力がある。CXLメモリプーリングに関する研究は、長いプロンプトとマルチテナント推論が利用可能なHBMを超える際の容量ギャップを示している。その分析は、追加メモリを万能のアクセラレーターとして扱うのではなく、CXLプーリングを再計算や従来のDDRオフロードと比較している。
この区別は重要だ。より大きなメモリ階層は、容量不足に起因する障害を防ぎ、不要な再計算を減らせる。しかしHBMと外部DRAMの帯域幅の差をなくすことはできない。
このため、配置ポリシーが性能の中心となる。頻繁にアクセスされるページは高速メモリに残し、低頻度のページはCXL階層へ移す必要がある。ソフトウェアによる分類が不適切なら、サーバーは数テラバイトの容量を得る一方で、アプリケーション速度を失う可能性がある。
同じ問題は言語モデル以外にも見られる。レコメンデーションシステムは、アクセス頻度が不均一な大規模埋め込みテーブルを維持する。データベースや分析エンジンも、ホットなワーキングセットと低頻度の容量を分離する。Structera Xは、LLMサービングと並んでこうしたメモリ制約のあるワークロードを対象にしている。
したがって今回の発表は、AIインフラにおけるより広範な変化を反映している。アクセラレーターは依然として目に見えるコンピュートエンジンだが、メモリ容量とデータ移動が、それらのエンジンがどれほど有用な作業を完了できるかをますます左右している。
6チャネルが4チャネルの競合に圧力をかける
Marvellの最も明確なハードウェア上の優位性はコントローラー当たりの高密度にあり、競合は導入準備度とアーキテクチャで異なる強みを維持している。
Astera LabsはすでにLeoファミリーにCXL 3.2製品をラインアップしている。Leo 2コントローラーは、DDR4またはDDR5の4チャネル、PCIe 6.0接続、メモリ拡張をサポートする。P-Seriesはプーリングと共有もサポートする。
AsteraのA2000アドインカードは、DDR5 RDIMMを8枚、またはDDR4を12枚搭載できる。これはシステムビルダーに、コントローラー部品だけでなく完成したカードという選択肢を与えるアーキテクチャだ。Marvellが発表した6チャネル設計は、コントローラー当たりのバックエンドチャネル数を50%多くサポートする。
この差により、一定量の接続DRAMに必要なコントローラー数を減らせる可能性がある。コントローラー数が少なければ、ボード設計を簡素化し、電力、設置面積、コストを削減できる可能性がある。実際のシステム上の利点は、パッケージング、熱設計、メモリ速度、トポロジー、認定に左右される。
Montage Technologyも比較対象となる。2026年7月、同社は、2つのDDR5チャネル、最大8,000MT/秒の速度、PCIe 6.xサポートを備えるCXL 3.2コントローラーの試作生産を発表した。
Montageは、同コントローラーがSamsungおよびSK hynixの次世代製品に統合され、初期検証が完了したと述べた。また、Intel XeonおよびAMD EPYCプラットフォームとの整合性にも言及している。相互運用性は、新しいメモリデバイスが実演段階から量産へ移行できるかを左右し得るため、こうしたエコシステムに関する説明は重要である。
Marvellにも導入面での基盤がある。同社によれば、第1世代のStructera X 2404および2504コントローラーはすでにハイパースケール顧客に出荷されている。新世代は既存のソフトウェアスタックとエコシステム統合を使用しており、認定期間を短縮できる可能性がある。
第1世代のデバイスは4つのメモリチャネルとCXL 2.0接続を提供する。DDR4向けの2404は各チャネルで3枚のDIMMを受け入れ、DDR5向けの2504は2枚をサポートする。製品仕様には、インライン圧縮、暗号化、最大200GB/秒のメモリ帯域幅も含まれる。
ハイパースケーラーは、商用シリコンを購入する代わりにカスタムデバイスを構築することもある。例えばMetaのVistaraプロジェクトは、回収したDDR4メモリを新しいプロセッサーを中心に構築されたサーバーへ接続する。この手法では、ある運用者が自社フリートに合わせてハードウェアとソフトウェアを最適化できるが、出来上がったチップは通常のデータセンター顧客には提供されない。
Marvellは商用コントローラーとハイパースケーラー設計の代替製品の両方と競合している。同社の6チャネルアーキテクチャは、システムメーカーにより高密度の汎用的な選択肢を提供する。フリート規模がより深い最適化を正当化する場合は、カスタム設計が依然として優位に立ち得る。
したがって主要な競争はアーキテクチャにある。すなわち、各コントローラーの背後に置ける最大メモリ容量と、周辺プラットフォームの成熟度の比較だ。Marvellは、6チャネル、4ホストサポート、圧縮を軸に公開比較を主導している。競合は、提供可能なカード、検証済みプラットフォーム、ソフトウェア、またはより低複雑性の設計で応じられる。
現時点で、普遍的な勝者を示す公開証拠はない。Marvellの製品は、同社が示したサンプル出荷時期にまだ達しておらず、競合するCXL 3.2デバイスも異なる商用化段階にある。購入者が比較するのは、単体のコントローラー仕様ではなく、完成したシステムである。
圧縮は容量を弾力化するが、無償にはしない
Structera Xははるかに大きな実効メモリを公開できるが、その利点はデータの圧縮可能性とアクセス挙動によって異なる。
実効容量を2〜3倍に高められるという見込みは、コントローラーのLZ4エンジンでメモリー内容を処理することに基づく。ページが元のサイズの半分まで圧縮されれば、メタデータや運用上のオーバーヘッドを考慮する前に、同じ物理DRAMへ論理データをおよそ2倍格納できる。
この仕組みは、スパースな埋め込み、繰り返し値、その他の圧縮しやすい構造で有用になり得る。一方、ページに暗号化済み、圧縮済み、または非常に不規則なデータが含まれる場合、効果は小さくなる。実用的な圧縮率も、ワークロードのライフサイクル中に変化し得る。
圧縮は、影響を受けるすべてのアクセスに処理を追加する。Marvellは、PCIe 6.0インターフェースに追随できるとして、エンジンのスループット向上でこれに対応するという。ただし、スループットだけでは、テールレイテンシー、競合、ページごとに圧縮率が異なる場合の挙動を説明できない。
コントローラーは、論理アドレスと圧縮された物理位置の対応関係も維持しなければならない。エラー訂正と暗号化は、そのマッピングと並行して動作する。複数のシステムが容量を共有する場合、マルチホストアクセスによってさらに調整の層が加わる。
これらの機能こそ、毎秒250GBという圧縮性能の数値が重要となる理由である。ホストリンクとDRAMチャネルに余剰帯域があっても、エンジンが遅ければボトルネックになり得る。ピークレートが一致していても、混在ワークロードで同じ結果が得られる保証はない。
Marvellの4ホスト設計では、利用率も論点の一部となる。あるサーバーの背後でアイドル状態にあるメモリーは、通常、一時的な需要急増に直面する別のサーバーを支援できない。共有CXL容量により、事業者は各マシンを最悪ケース向けに過剰構成するのではなく、ホスト間でプールを割り当てられる。
この利点はオーケストレーションに依存する。ソフトウェアは、どのホストに容量を割り当てるか、ページをどう移動するか、障害や需要変化の際に何が起きるかを判断する必要がある。ハードウェアは、どのアプリケーションが利用すべきかを把握しなくても共有メモリーを公開できる。
CXL 3.2は、CXL 3.0で導入された主要なファブリック機能の上に、管理、信頼性、セキュリティの改良を加える。PCIe 6.0は、CXL 2.0が基盤とするPCIe 5.0と比べ、レーン当たりの信号速度を2倍にする。また、4値のパルス振幅変調と固定サイズのフロー制御ユニットへ移行する。
これらの変更はリンク帯域を増加させるが、接続されたメモリーをローカルDRAMと同一のものにするわけではない。リクエストは依然としてコントローラーと外部リンクを通過する。圧縮、暗号化、共有、スイッチングによって、経路にさらに処理が加わる可能性がある。
したがってMarvellの設計は、すべてのローカルメモリーアクセスの代替ではなく、帯域幅の支援を備えた容量インフラとして理解すべきだ。最も有力な導入パターンは、レイテンシーに敏感なデータを演算資源の近くに維持し、より低温のデータを拡張層に配置する形である。
推論では、アクティブなアテンションデータをHBMに保持しつつ、再利用可能または緊急性の低いKVキャッシュブロックをCXL接続DRAMへ移すことが考えられる。レコメンデーションでは、頻繁に要求される埋め込みをローカルに残し、ロングテールを拡張容量に収められる。
成功は、アプリケーションが十分な局所性を示すかどうかにかかっている。明確なホット領域とコールド領域を持つワークロードは、階層化の恩恵を受けられる。大規模なデータセット全体に均一にアクセスするワークロードでは、低速な層により頻繁に触れることになる。
同じ注意はコンテキスト長に関する主張にも当てはまる。一定のレイテンシーで2倍のコンテキストをサポートすることは、サービス全体が応答目標を満たす場合にのみ有用だ。より大きな最大値が、同時並行の本番トラフィック下でスループットを自動的に高めるわけではない。
ソフトウェアによる階層化がより難しい試験となる
最大の不確実性は、実システムが追加容量を一貫した推論性能へ転換できるほど適切にデータを配置できるかどうかにある。
CXLメモリーは、不均一なアクセス特性をもたらす。ローカルDRAM、アクセラレーターのHBM、接続DRAM、ストレージは、それぞれ異なる容量、帯域幅、レイテンシーを提供する。アプリケーションには、その差異を理解するポリシーが必要だ。
オペレーティングシステムはすでに、一部のCXLメモリーを別個のNUMAノードとして公開している。NUMA、すなわち非一様メモリーアクセスとは、メモリーの位置によってアクセス時間が左右されるシステムを指す。基本的な配置では、より低温のページをローカルDRAMから移動できるが、変化するワークロードはその判断を複雑にする。
数秒前までコールドだったページが、新しいクエリーやレコメンデーションのトレンドを受けて重要になることがある。移し戻すには帯域幅と時間を消費する。過度な移動は、大きな階層による利点を相殺しかねない。
最近の研究はこの問題を示している。xTier projectは、カーネル内機械学習を用いてページを分類し、ワークロードのフェーズ変化に応じてサンプリングを調整する。その著者らは、複数のローカル対CXLメモリー比で、メモリー帯域依存の6つのワークロードを評価した。
1:15以上の比率では、xTierは報告された18構成のうち14構成で最速だった。また、比較対象システムよりも平均して少ないページ移動で済んだ。これらの結果は、より賢い階層化がCXL容量をより実用的にし得ることを示す一方、配置が依然として活発な研究課題であることも裏付けている。
クラウド仮想マシンに関する2026年の別の研究では、リモートCXLメモリーとローカルメモリーの間に大きな性能差が報告された。著者らは、その差をワークロードの変動とソフトウェアスタックの複雑さに結び付けた。このような知見はCXLを否定するものではないが、接続容量が一様に振る舞うという前提には疑問を投げかける。
Microsoftの研究者は、別の視点から初期のクラウド導入を調査している。同社のCXL deployment studyは、プロトコルだけでなく、CPUとDRAMの内部構造が一部のレイテンシーや変動性を支配し得ると論じている。このことは、単一のリンクを原因とするよりも、エンドツーエンドの計測が重要であることを示す。
これらの見方は両立し得る。CXLプロトコルのオーバーヘッドは経路の一部にすぎないが、完全な階層は依然としてローカルメモリーとは異なる振る舞いをする。事業者は、プロセッサー、ファームウェア、コントローラー、DIMM、カーネル、アロケーター、アプリケーションをまとめて検証しなければならない。
Marvellの公開された性能主張には、現時点でその水準の詳細が欠けている。同社は、報告した改善の背景となる正確なモデル、プロンプト分布、並行実行数、ホストプロセッサー、メモリー配置ポリシーを特定していない。また、新しいコントローラーの消費電力も公表していない。
圧縮、暗号化、6本のメモリーチャネル、PCIe 6.0信号はいずれもエネルギーを消費するため、電力は重要である。アクセラレーターの利用率を高める設計は、システム効率を改善できる可能性がある。購入者がそれを判断するには、プラットフォーム全体の計測値が必要だ。
信頼性にも同様の精査が必要である。4ホスト間でメモリーを共有すれば利用率は高まる可能性があるが、コントローラーやファームウェアの障害による影響範囲も広がる。StructGuardとCXLの信頼性機能はこのリスクの一部に対処するものの、本番環境での証拠はなお必要である。
セキュリティに関する主張も慎重に解釈する必要がある。AES-256とCXLリンク暗号化は、特定の保存場所と転送経路にあるデータを保護する。耐量子暗号は選択された交換を保護できるが、これらの機能がアプリケーションを自動的に保護したり、鍵管理のリスクを排除したりするわけではない。
サンプリング時期も最後の不確実性を生む。Marvellは2026年10月に仕様を発表しており、サンプルは2027年初頭に予定されている。量産展開に至る前に、シリコンの挙動、ボードの提供状況、プラットフォーム対応、量産時期は変わる可能性がある。
データセンターの購入者にとって重要な問いは、仕様表で6チャネルが4チャネルを上回るかどうかではない。認定済みのサーバーが、代表的なトラフィック、メモリー圧力、障害条件の下で、より優れたサービスレベル性能を維持できるかどうかである。
Structera Xが拡大できるかを示す3つのシグナル
プラットフォーム検証、独立したワークロード結果、本番導入が、Marvellの密度優位性が持続的な市場地位へ変わるかを決定する。
最初のシグナルは、2027年第1四半期の予定どおりのサンプリングである。Marvellは、発表されたPCIe 6.0、CXL 3.2、圧縮、セキュリティ、4ホスト機能を備える、動作するStructera X 3406および3506のサンプルを提供する必要がある。
サンプリングだけで量産準備が整ったことを証明するわけではない。しかし、顧客が予定どおりに認定を始められるかどうかを示す。遅延があれば、Astera Labs、Montage Technology、カスタムのハイパースケーラープロジェクトに前進する時間をより多く与えることになる。
2つ目のシグナルは、名前が明示されたプラットフォームとメモリーの検証である。購入者は、特定のIntel XeonおよびAMD EPYC世代、DDR4およびDDR5のサプライヤー、サーバーベンダー、オペレーティングシステムのリリースとの互換性が確認されるかを注視すべきだ。
CXLはそのスタック全体での協力に依存する。コントローラーが仕様に準拠していても、完全なシステムではファームウェア、BIOS、エラー報告、メモリー管理の問題に直面する可能性がある。公開された相互運用性の結果は、既存のStructeraソフトウェア基盤が導入を加速できるというMarvellの主張を強めるだろう。
これらのテストには、宣伝されているすべての動作モードを含めるべきである。4ホスト構成、圧縮エンジン、暗号化機能、最大DIMM搭載数は、それぞれ異なるトラフィック条件と熱条件を生む。容量を抑えた状態での検証では、意図された導入構成のテストより明らかになることは少ない。
3つ目のシグナルは、独立したAI推論の計測である。レビュー担当者と顧客には、初回トークンまでの時間、出力トークンのスループット、テールレイテンシー、アクセラレーター利用率、メモリー電力、障害復旧についての結果が必要だ。
こうしたテストでは、複数の構成を比較すべきである。有用なベースラインには、HBMのみの運用、従来のホストメモリーオフロード、初代Structera X、競合するCXLコントローラー、ストレージをバックエンドとするキャッシュ階層が含まれる。各比較では、同じモデルとトラフィック分布を用いるべきだ。
圧縮の結果にも、ワークロード固有の開示が必要である。2〜3倍の容量という主張が意味を持つのは、どのページが圧縮されたか、どの程度の頻度で変化したか、伸長がレイテンシーへどう影響したかを読者が把握できる場合に限られる。単一の有利なデータセットよりも、混在したアプリケーショントラフィックの方が適切な試験となる。
実サービスからの証拠が最も重要になる。持続的なトラフィックを扱うハイパースケーラーの導入は、Marvellのコントローラーがデモンストレーションやエンジニアリングサンプルを超えられることを示すだろう。サーバーメーカーによる採用は、カスタム導入を超えて対象市場を広げる。
Marvell Structera X CXL 3.2の発表は、明確なハードウェア上の主張を掲げる。6本のメモリーチャネルにより、各コントローラーの背後へより多くの容量を接続でき、PCIe 6.0が対応するホスト帯域幅を提供する。また、圧縮、共有、セキュリティ、信頼性を同じデバイスに組み込む。
未解決の問いはシリコンの上位層にある。ソフトウェアは、許容できないレイテンシーを加えることなく、どのデータをHBM、ローカルDRAM、CXLメモリー、ストレージに置くべきかを一貫して判断できるのか。この判断によって、追加のテラバイトが有用な推論スループットを高めるのか、それとも利用率の低い階層を拡張するだけなのかが決まる。
開発者とインフラ購入者は、ピーク時のコントローラー数値ではなく、システム全体の証拠をベンダーに求めるべきだ。今後数カ月にわたり、サンプルの提供状況、プラットフォーム認定、再現可能な推論ベンチマークを追跡する必要がある。この3つのシグナルが揃えば、6チャネルCXLメモリーは任意の容量オプションではなく、AIサービングスタックの実用的な一部に見えてくるだろう。
