SK-HynixのCPOはメモリへ向かう、だが難題はそこから始まる
SK hynixはCPOをネットワークスイッチの先へ進め、光を通じてプロセッサ群とメモリプールを接続する光中心のアーキテクチャを提案した。SK-hynixのCPOロードマップが狙うのは、プロセッサの進歩に対し、それらの間でデータを運ぶインターコネクトの進歩が追いつかないという、拡大するシステム上の問題だ。同時に、メモリサプライヤーを、通常はプロセッサ、ネットワーキング、パッケージング企業が担う領域へと押し出すものでもある。
この話題が現在のホットリストに載る前に、基となる出来事は起きていた。Nature Electronicsは2026年8月19日にレビュー論文を掲載し、SK hynixは翌8月20日に発表した。この論文は技術ロードマップであり、製品発表、顧客導入、あるいは動作する光メモリのプロトタイプではない。
この違いが中心的な緊張関係を生む。CPO、すなわちco-packaged opticsは、消費電力の大きい電気的経路を短縮するため、フォトニックエンジンをプロセッサやスイッチの近くに配置する。Broadcom、Nvidia、Intelはすでにこの考え方の派生形をネットワーキングやコンピュートI/Oに向けている。SK hynixは今、将来的には光がメモリインターフェースそのものまで到達すべきだと主張している。
SK-HynixのCPOロードマップは光をメモリへ拡張する
重要な変化は、より高速な光スイッチがもう一つ登場することではない。プロセッサがメモリを見つける場所を再構成する提案である。
査読済みロードマップは、電気的サブシステム、変換インターフェース、光伝送ネットワークにまたがる光チップ間インターコネクトを検討している。著者らは、二次元CPOから2.5Dインターポーザ統合、さらに最終的には三次元異種スタッキングへと至る進展を示している。
Nature Electronicsは、この研究を単一の実験デバイスに関する報告ではなくレビュー論文として位置付けている。SK hynix、University of Virginia、University of Illinois Urbana-Champaign、Nanyang Technological University、MIT、Yonsei Universityの研究者が執筆に参加した。
SK hynixのAIインフラストラクチャチームを率いるSeunghoon Hongと、University of VirginiaのKyusang Lee教授が責任著者を務めた。この参加は重要だ。論文が、メモリベンダーの商業的視点と、異種電子・フォトニック統合に関する学術研究を組み合わせているためである。
CPOの直接的な仕組みは比較的確立されている。長い電気配線では、データレートと距離の上昇に伴って信号品質が低下する。設計者はシリアライザ、デシリアライザ、リタイマ、信号処理回路で補うが、これらの部品は電力を消費し、レイテンシを増やす。
co-packaged設計では、光エンジンをスイッチ、アクセラレータ、またはプロセッサのより近くへ移す。電気信号は、光へ変換される前に短いパッケージレベルの経路だけを通る。その後、光リンクがより長い距離にわたりデータを運ぶ。
SK-hynixのCPOロードマップは、さらに一歩進む。光中心のアーキテクチャでは、光通信経路を含むパッケージ層であるフォトニックインターポーザを用い、XPUプールをメモリプールへ直接接続する。XPUはGPUなどのコンピューティングアクセラレータを指す総称である。
この設計により、複数のアクセラレータが、各プロセッサの隣に接続されたメモリだけに依存せず、共有メモリリソースへアクセスできるようになる。SK hynixは、AIモデルとクラスタの拡大に伴い、この構成がシステムレベルのデータ移動をより柔軟にするとしている。
同社の技術概要は、将来のインフラストラクチャに向けた3つの方向性を示している。各ノードは毎秒100テラビット超、転送1ビット当たり1ピコジュール未満、チップ間レイテンシ10ナノ秒未満を目指す。
これらはロードマップ上の目標であり、開示されたSK hynixシステムでの実測結果ではない。同社は、この提案されたプールについて、商用製品、発売時期、顧客認定、生産量、具体的なメモリ技術を明らかにしていない。
この隔たりが論文の重要性を損なうわけではない。光メモリインターフェースが標準化製品になる前に、SK hynixがメモリとAIシステムの他の部分との境界をどこへ移したいのかを明確にしている。同社はアーキテクチャ設計における役割を主張している。
時期についても確認できる。ジャーナルの記録では公開日は8月19日で、SK hynixのリリースはその翌日に出された。その後のホットリストでの順位上昇は、8月28日の新たな製品発表ではなく、関心の再燃を反映したものだ。
帯域幅の壁はアクセラレータの外側へ移っている
より高速なHBMは一つのボトルネックを緩和できる一方で、パッケージ、ラック、メモリリソース間に別のボトルネックを露わにする。
高帯域幅メモリ、すなわちHBMは、DRAMをアクセラレータの近くに積層し、広いインターフェースを介して接続する。この構成は従来のサーバーメモリよりはるかに高い帯域幅を供給し、現代のAIアクセラレータの中核となっている。
SK hynixはこの移行の恩恵を受けてきた。しかし、数千のアクセラレータから成るクラスタは、孤立したプロセッサとHBMの島を数千個集めただけでは機能できない。トレーニングと推論のジョブは、ますます大規模になるシステム全体で、モデル状態、パラメータ、アクティベーション、中間結果を交換しなければならない。
論文の主張は不均衡から始まる。SK hynixによると、コンピュートスループットは通常2年ごとに3倍になる一方、インターコネクト帯域幅は約1.4倍の伸びにとどまっている。この差は、性能上の制約を演算そのものからデータ移動へと押し出す。
この主張は、すべてのアーキテクチャに共通する測定値ではなく、広範な傾向を表している。アクセラレータ、ネットワークトポロジー、ワークロードの違いによって、比率は変わり得る。それでも根本にある制約は業界全体でよく知られている。データ待ちで失われた時間を、未使用のプロセッサが取り戻すことはできない。
電気リンクは短距離では依然として有効だ。銅配線は成熟しており、保守しやすく、大規模な部品エコシステムに支えられている。問題は、厳格な電力およびパッケージ制約の中で、より長い経路にわたる高帯域幅を設計者が要求する場合に大きくなる。
高速化に伴い、電気チャネルにはより強力な等化や信号調整が必要になる。物理配線は、パッケージ端部、基板面積、冷却能力も奪い合う。そのため、個々のチップが高性能化しても、リンク数の増加はシステムの複雑さを高める可能性がある。
光は距離に関する条件を変える。光は、より低い伝搬損失と少ない電磁干渉で高帯域幅信号を運べる。高密度の波長チャネルは、各ファイバーで輸送する情報量も増やせる。
しかし、光がすべての電気部品を不要にするわけではない。データは依然として電子回路で始まり、電子回路で終わる。変調器は電気信号を光信号に変換し、フォトディテクタと関連回路が、宛先でその変換を逆に行う。
総合的な利点はリンク全体に依存する。設計者はレーザー電力、ドライバ、レシーバ、制御回路、パッケージング損失、冷却、プロトコルオーバーヘッドを考慮しなければならない。低損失ファイバーだけでは、効率的なシステムは保証されない。
このためSK hynixは、このプロジェクトをco-designとして位置付けている。メモリデバイス、コントローラ、光エンジン、インターポーザ、熱システム、コヒーレンスプロトコルは、一つのアーキテクチャとして機能しなければならない。フォトニック部品を単独で最適化しても、主要なシステム制約は解消されない。
この提案は、既存のいくつかの境界に圧力をかける。アクセラレータベンダーは現在、ローカルメモリインターフェースを形作っている。ネットワーキングサプライヤーは、システム間の光ファブリックの多くを制御している。パッケージング企業は、電子ダイとフォトニックダイをどのように組み立て、冷却できるかを決めている。
光で接続されたメモリプールは、これら3つの境界すべてをまたぐ。プロセッサがリモート容量へ予測可能にアクセスし、コントローラがデータ整合性を維持し、パッケージング技術が高温のコンピュートシリコン近傍で高密度の光チャネルを支える必要がある。
したがって商業的な圧力は長期的なものだが、アーキテクチャを巡る競争はすでに始まっている。メモリプロトコル、コントローラ配置、光インターフェースを定義する企業は、どの部品が交換可能になり、どの部品が独自仕様にとどまるかに影響を及ぼし得る。
エンタープライズの購入者にとって、これは部品だけの話ではない。メモリ容量、通信レイテンシ、利用率は、ワークロードに必要なアクセラレータ数に影響する。また、高価なメモリが、十分に活用されていないプロセッサの隣で取り残されるかどうかも左右する。
SK-hynixのCPO論は、プール化されたメモリがその利用率を改善できるというものだ。しかし論文は、実運用システムが実際のモデル全体でどれほどの改善を実現するかを示してはいない。ワークロードの挙動、局所性、輻輳、ソフトウェアスケジューリングが、実用上の効果を決めるだろう。
光中心メモリは接続型HBMモデルに挑む
主な競争は、密接に接続された電気的メモリと、光を通じて到達可能なプール化メモリの間にあり、SK hynixと特定の競合企業との対立ではない。
接続型HBMには明確な利点がある。物理的な近接性だ。アクセラレータは、短く幅広い接続を通じて、予測可能なレイテンシでメモリに到達する。この構成は、近くのテンソルやモデルデータへ繰り返しアクセスする必要があるワークロードを支える。
その制約は硬直性にある。メモリ容量と帯域幅は、各アクセラレータパッケージごとに割り当てられる。あるプロセッサがより大きな容量を必要とする一方で別のプロセッサが十分に利用されていない場合でも、システムは利用可能なすべてのHBMを一つの共通リソースとして自由に再割り当てできない。
光中心のプールは異なる均衡を約束する。複数のアクセラレータが、光リンクを介してより大きな共有リソースにアクセスできる。容量は、単一のプロセッサパッケージを取り囲む物理的制約への依存度を下げられる可能性がある。
この提案は、コンピュートとメモリを個別に展開可能なリソースにする、より広範なメモリ分離の取り組みに似ている。違いは想定される伝送方式にある。電気ファブリックでもプール化は可能だが、光リンクは、より大きな到達距離と帯域幅密度への道を提供する。
これはローカルHBMがなくなることを意味しない。より現実的なアーキテクチャは、レイテンシに敏感なデータ向けに高速な接続型メモリを維持しつつ、より大きい、またはアクセス頻度の低いワーキングセットにはプール化容量を用いるものだろう。ソフトウェアはデータの配置先を判断する必要がある。
この階層構造は難しい問題をもたらす。光ファブリックを横断するメモリ要求は、ローカルHBMへのアクセスとまったく同じようには動作しない。追加の変換、ルーティング、調停、プロトコルの手順は、平均レイテンシとテールレイテンシの両方を変え得る。
コヒーレンスも別の障壁である。コヒーレンスプロトコルは、共有データのキャッシュコピーを調整し、プロセッサが一貫した状態を認識できるようにする。この調整を多数のアクセラレータとプール化メモリにまたがって拡張すると、トラフィック、コントローラの複雑さ、障害復旧の要件が生じ得る。
Lee教授はSK hynixの発表でこの制約を認めた。低消費電力のフォトニック統合、コヒーレンスプロトコル、システム信頼性を、商用化に残る課題として挙げた。この発言はロードマップの信頼性を高める一方で、実用化が構想からどれほど離れているかも示している。
提案されたアーキテクチャは、プールを何で構成するかも定めなければならない。HBM、従来型DRAM、高帯域幅フラッシュ、あるいは複数の階層を使用する可能性がある。各選択肢は、レイテンシ、耐久性、容量、消費電力、コストの特性を変える。
現時点で公開されている仕様は、SK-hynixのCPOコンセプトについてこの問いに答えていない。論文はアーキテクチャ上の方向性を示す一方、将来の製品と実装上の選択肢は未定のまま残している。
競合の動向は有益な文脈を与える。Broadcomはすでにスイッチング層でCPO設計を出荷している。同社の102.4テラビット・スイッチは、高度なマルチチップ・パッケージングを用いて、フォトニック・エンジンと大容量Ethernetスイッチを統合している。
Nvidiaは、コパッケージド・シリコンフォトニクスをネットワーキング・スタックに取り込んでいる。同社のphotonics platformは、スイッチASICの隣に光学エンジンを配置し、より大規模なスケールアウトおよびスケールアクロス・ファブリックを支える。
Intelは2024年に別のアプローチを示した。同社のoptical I/O chipletはCPUとコパッケージ化され、ライブデータの送信を実演した。この取り組みは、公開された共有メモリ製品ではなく、光コンピューティング接続に焦点を当てていた。
これらの取り組みは、CPOがもはや研究室内の議論にとどまらないことを示している。同時に、SK hynixの立ち位置との違いも明らかにする。BroadcomとNvidiaは光ネットワーキングを商用化しており、Intelはコンピュートの隣で光I/Oを実証した。
SK hynixは、議論をメモリ・エンドポイントへと広げている。同社の取り組みは、実用可能な光システムでこれらの企業をリードしている証拠ではない。メモリアーキテクチャをCPO設計プロセスの一部にするための試みだ。
この取り組みは、サプライヤー間の関係を変える可能性がある。コントローラー、プロトコル、パッケージ・インターフェースの定義に関与するメモリベンダーは、指定された容量と帯域幅のスタックを販売するだけの場合を超えた影響力を得る。
プロセッサベンダーは依然として強い影響力を持つ。アクセラレータのアーキテクチャ、メモリ・スケジューリング、キャッシュ挙動、そしてソフトウェアスタックの多くを制御しているからだ。リクエストを送るプロセッサからの緊密な支援がなければ、プール型メモリ設計は成功しにくい。
ハイパースケール顧客も、もう一つの決定的な立場を占める。プール型メモリの柔軟性が、より高いシステム複雑性を相殺できるかを検証できる。購買コミットメントは、量産に必要なパッケージングおよび光学サプライチェーンを正当化することもできる。
結果は単純な置き換え競争ではない。直結HBMはローカル性能を最大化する一方、光プーリングはシステムの柔軟性と到達距離を狙う。プール層がレイテンシ、信頼性、ソフトウェア要件を満たせば、将来のシステムはおそらく両方を組み合わせるだろう。
これが、SK-hynixのCPO論文にある本当の逆転だ。プロセッサの隣に配置されたメモリを通じてAIで中心的存在となった同社が、今や一部のメモリは物理的に分離され、光でアクセス可能になるべきだと主張している。
ロードマップにはなお熱、歩留まり、信頼性の課題がある
高温のシリコンに光学部品を近づけると電気配線は短くなるが、製造と運用のリスクが、保守しにくいパッケージ内に集中する。
CPOは、プラガブル光モジュールをシステム前面パネルという従来の位置から取り除く。この変更により、帯域密度とエネルギー効率を改善できる可能性がある。一方で、障害発生時に光学部品へアクセスしにくくなる可能性もある。
プラガブル・トランシーバーは通常、スイッチやプロセッサのパッケージを廃棄せずに交換できる。コパッケージ化された光学エンジンは高価なシリコンにはるかに近い位置に置かれる。そのため、修理戦略、冗長性、障害分離が設計上の中心的な課題となる。
熱管理も同様に難しい。プロセッサとスイッチは大きな熱を発生させる一方、レーザー、変調器、光検出器は温度変化に対して異なる挙動を示す。これらの部品を同居させると電気的損失は減らせるが、より厳しい熱環境が生まれる。
Nature Electronicsの要旨は、熱管理、製造可能性、標準化を未解決の要件として明示している。これらの懸念は従来型CPOにも当てはまり、アーキテクチャがメモリにまで及ぶとさらに重要になる。
フォトニック・インターポーザは、複数種類のダイを高精度な位置合わせと許容可能な損失で接続しなければならない。ひとつのアセンブリに部品とインターフェースが増えるほど、パッケージングの歩留まりは低下しうる。小さな光学素子の欠陥が、はるかに大きなパッケージの経済性に影響する可能性がある。
3次元集積は、さらにリスクを高める。電子部品とフォトニック部品を積層すると接続は短くなり密度も上がるが、放熱、試験、組み立て、故障解析も複雑になる。
レーザーの配置も別の判断を伴う。統合レーザーは光路を短縮するが、パッケージの熱に耐えなければならない。外部レーザーは保守性と熱的分離を改善できる一方で、結合、位置合わせ、システム管理の要件を追加する。
ファイバー接続も簡単ではない。高密度パッケージには、組み立て時と運用時の両方で耐久性を持つ、再現性のある接続が必要だ。こうした接続は、サーバーの製造・保守プロセスに収まりながら、信号品質を維持しなければならない。
標準は、これらのシステムが相互運用可能な市場になるのか、垂直統合製品になるのかを左右する。ベンダーは、電気インターフェース、光学エンジン、制御手法、パッケージ境界、試験手順について合意する必要がある。
メモリ・プーリングは、物理層の上にプロトコルの問題を加える。システムは、アドレッシング、アクセス権、輻輳、順序性、コヒーレンスを管理しなければならない。また、光路、コントローラー、メモリデバイス、アクセラレータのいずれかが故障した場合にも復旧する必要がある。
AIクラスタでは、信頼性要件が特に厳しい。分散ソフトウェアが作業を再構築する間、リンクの問題により多くの高価なプロセッサがアイドル状態になる可能性がある。十分な障害分離なしに部品数を増やせば、リンク電力の低下による利点を打ち消しかねない。
ソフトウェアも過小評価されがちな制約である。オペレーティングシステム、ランタイム、コンパイラ、AIフレームワークは、メモリの場所とアクセスコストに関する情報を必要とする。すべてのバイトが等しく近いものとして扱えば、不適切な配置判断につながる。
開発者は最終的に、メモリ階層のもう一つの層に直面するかもしれない。ローカルHBMは引き続き最速のリソースとなる。光でプールされたメモリは、異なるレイテンシでより大きな容量を提供でき、ストレージはより低頻度のデータを扱う。
この階層には、使いやすい抽象化が必要だ。アプリケーションがすべてのテンソル配置を手動で制御する必要はない。しかし自動システムは、光ファブリックをまたぐ繰り返し転送を防げるだけの精度でアクセスパターンを予測しなければならない。
プーリングによってセキュリティの範囲も広がる。共有メモリ・リソースには、ワークロード、テナント、アクセラレータ間の強固な分離が必要だ。コントローラーは、各リクエストに過度なレイテンシを加えることなく、不正アクセスを防止しなければならない。
これらの問題はいずれも、このアーキテクチャを否定するものではない。査読済みロードマップを商業的ブレークスルーとして表現すべきではない理由を説明している。この出版物は、残された作業を整理し、SK hynixが望む方向性を示している。
最も強力な証拠は、エンドツーエンドの測定を伴う動作プロトタイプだろう。その測定には、アプリケーション性能、総リンクエネルギー、テールレイテンシ、熱挙動、エラー率、部品故障時の復旧を含めるべきだ。
コンポーネント単位の帯域幅記録だけでは不十分である。このアーキテクチャの主張はシステム効率に関するものなので、検証ではコントローラー、変換段階、ネットワーク輻輳、ソフトウェアのオーバーヘッドを考慮しなければならない。
製造上の証拠も同じくらい重要だ。歩留まり、試験カバレッジ、パッケージ組み立て時間、現場での交換可能性が導入を左右する。技術的に動作する設計でも、運用コストの面で改良された電気リンクやプラガブル光学部品に敗れる可能性がある。
したがって、現在のSK-hynix CPOロードマップは慎重な表現に値する。これは目標と統合への道筋を定義している。光メモリ・インターフェースが量産準備を終えたことも、プール型メモリがあらゆるワークロードで直結HBMを上回ることも確認していない。
光メモリが現実になりつつあるかを示す3つのシグナル
次の段階には、名称が明かされたハードウェア、測定可能なシステム結果、そしてロードマップを実装可能なインターフェースへ変えるエコシステムの合意が必要だ。
第1のシグナルは、公開されたプロトタイプである。SK hynixまたはパートナーは、メモリ種別、フォトニック・エンジン、コントローラー、インターポーザ、接続するプロセッサを特定する必要がある。動作するシステムがあれば、提案は図解やコンポーネント目標の段階を超える。
最も有用な実演は、認知度の高いAIまたはハイパフォーマンス・コンピューティングのワークロードを実行するものだ。同一条件下で、ローカルHBM、電気的プーリング、光プーリングを比較すべきである。
エンドツーエンドの測定結果が、論文で掲げられた帯域幅、エネルギー、レイテンシの目標に近づけば、その論旨は強まる。レーザーまたはコントローラーの電力を除外した結果は、不可欠なシステムコストを省くため比較を弱める。
第2のシグナルは、名前が示されたプロセッサ、クラウド、パッケージング、またはフォトニクスのパートナーだ。光メモリ・プーリングは技術的な境界をあまりに多くまたぐため、単独のメモリサプライヤーが単独で展開するのは難しい。
アクセラレータベンダーとの提携は、メモリプロトコルとソフトウェアモデルへの支援を示すだろう。ハイパースケーラーの関与は、このアーキテクチャが単なるサプライヤーの野心ではなく、運用上のニーズに応えるという証拠になる。
パッケージング企業とファウンドリーの参加は、フォトニック・インターポーザが量産へ入る方法を示す。専門的な光学パートナーは、レーザー配置、変調器、結合、ファイバー接続を明確にできる。
実名パートナーの不在は、ロードマップを否定するものではない。企業は商用プログラムを発表する前にアーキテクチャ研究を公開することが多い。それでも、特定されたプログラムは、協業に関するもう一つの一般的な発言より強い証拠となる。
第3のシグナルは、コヒーレンス、インターフェース標準、保守性における進展だ。共有仕様があれば、プロセッサがプールされた光メモリをどのように発見しアクセスするかについて、ベンダー間で収束が進んでいることを示す。
コントローラーの所有権、アドレッシング、順序性、輻輳管理、エラー処理、分離に関する詳細に注目したい。こうした選択が、光メモリが相互運用可能なインフラになるのか、ひとつのプラットフォーム内の独自機能になるのかを決める。
保守性も同じ議論に含まれるべきだ。レーザー、光学エンジン、ファイバー接続、メモリモジュールが故障した際に何が起きるのかを、ベンダーは説明する必要がある。信頼できる設計は、ひとつの光学障害の後に高価値パッケージ全体を交換する事態を避けなければならない。
これらのシグナルは、誰に最も圧力がかかるかも示す。アクセラレータベンダーがオープンな光メモリ・インターフェースを採用すれば、直結メモリはより大きなプール内の一階層となる。プロトコルを独自仕様のままにすれば、メモリサプライヤーはプロセッサ主導プラットフォーム内のコンポーネント供給者にとどまる可能性がある。
企業の購入者は、単独の帯域幅主張ではなくワークロードの結果を追うべきだ。プールされた容量が意味を持つのは、ソフトウェアがレイテンシの急増、輻輳、許容できない障害ドメインを生じさせずに利用できる場合に限られる。
開発者は、ランタイムが新しい階層をどのように公開するかに注目すべきだ。透過的な配置は導入を容易にするが、予測可能な性能には明示的な制御が必要になるかもしれない。そのバランスが、このアーキテクチャが通常のメモリのように感じられるのか、専門的なファブリックのように感じられるのかを形作る。
ナレッジワーカーや日常的なAIユーザーがフォトニック・インターポーザを設定することはない。それでも、インフラが約束された柔軟性を実現すれば、より大きなコンテキストウィンドウ、より効率的な推論、より少ない容量制約という形で結果を感じるかもしれない。
現時点では、SK-hynix CPOは戦略的なアーキテクチャ上の主張として理解するのが最も適切だ。確認された出来事は、8月19日のレビュー論文とそれに続く8月20日の企業発表であり、新たに出荷されたメモリ製品ではない。
この論文が重要なのは、SK hynixが光メモリ・プーリングを公開ロードマップに載せたからだ。未解決の問いは、パートナー、プロトタイプ、標準がこの立場をインフラへと変えるかどうかである。
今後数か月は、光がAIシステムを変革するという大まかな約束には目を向けないでほしい。代わりに、名称の付いたプロトタイプ、完全な消費電力・レイテンシー測定値、そして明確に定義されたコヒーレンス・インターフェースを注視すべきだ。この3つのシグナルが、光メモリがロードマップを離れ、データセンターへと進みつつあるかを示す。
