TSMCのHigh-NA EUV計画は2030年、IntelとSamsungの先行から数年後
TSMCは、競合各社が数年前からこの技術の利用準備を進めるなか、2030年にHigh-NA EUVによる製造を導入する計画だ。この方針により、同社がASMLの最新リソグラフィプラットフォームについて、公の導入時期を明示せずにきた長い期間に終止符が打たれる。
この決定は、見た目ほど積極的なものではない。TSMCはまず従来型の6インチフォトマスクで開始し、より大型のマスクプラットフォームはパイロットラインを通じて導入するとしている。このスケジュールは同社の既存の製造モデルを守る一方、IntelとSamsungには実用的な経験を積むための時間をさらに与えることになる。
ここに、TSMCのHigh-NA EUV計画をめぐる中心的な緊張関係がある。Intelはすでにこの技術を導入し、将来のロジックロードマップに組み込んでいる。Samsungもメモリ分野での早期利用を表明した。一方のTSMCは、先行することよりもプロセス統合のほうが重要だと見込んでいる。
TSMCのHigh-NA EUV製造に導入時期が定まる
重要な変化は新たなスキャナーの発注ではない。TSMCがこの技術を量産で使うための、初めて明確なタイムテーブルを示したことだ。
初期のHigh-NAロードマップによると、TSMCは2030年にHigh-NA EUVを用いた量産を開始する見込みだ。最初の段階では、現在の従来型6インチ×6インチのフォトマスク形式を使用する計画である。
TSMCはその後、2031年に6インチ×12インチのマスクを用いるパイロットラインを設立する見通しだ。同社が掲げる目標は、こうした大型マスクに基づくリソグラフィを2033年までに先端ノードの生産へ導入することにある。
この順序が重要なのは、High-NA EUVがスキャナーの解像度以上の変化をもたらすためだ。高開口数EUVは、開口数0.55の光学系を用い、光を集光するシステムの能力を高める。現在量産で使われているEUVシステムは、開口数0.33の光学系を採用している。
ASMLによれば、High-NA EXEプラットフォームは8ナノメートルの解像度でパターンを描画できる。同社の既存NXEシステムは、公称13ナノメートルの解像度を提供する。両プラットフォームは、波長13.5ナノメートルの極端紫外線を使用する。
解像度の向上により、メーカーは一部の高密度パターンを複数回ではなく1回の露光で形成できるようになる可能性がある。パターニング工程が減れば、成膜、エッチング、洗浄、検査、オーバーレイの工程をプロセスフローから省ける場合がある。
ただし、新たな光学設計はアナモルフィック露光フィールドを導入する。メーカーが従来型マスクを使い続ける場合、一方向で利用可能なフィールドが縮小する。その結果、ウェハー上の画像面積は、現在のLow-NA EUVスキャナーで利用できるフィールドの半分となる。
この制約は、多くの小型設計では対処可能だ。しかし、大型プロセッサ、特にすでにリソグラフィのフィールド限界に近づいているAIアクセラレータでは難しさが増す。
メーカーは大型設計を複数の露光フィールドに分割し、パターンをつなぎ合わせることができる。また、製品を1つのパッケージ内で接続する小さなダイであるチップレットに分割することも可能だ。いずれの対応にもコストは伴う。
スティッチングには非常に高い位置合わせ精度が必要で、スループットに影響を与える可能性がある。チップレットでは、パッケージング、インターコネクト、電力、レイテンシ、ソフトウェアに関する考慮が必要になる。したがって、リソグラフィの改善は複雑性を排除するのではなく、別の場所へ移すことがある。
大型マスクは、High-NAの解像度を維持しつつ、フルサイズの露光フィールドを回復することを目的としている。しかし、マスクの移行には、スキャナー、マスクライター、検査装置、搬送システム、材料、電子設計ソフトウェアにまたがる協調的な変更が必要となる。
したがって、TSMCの発表は2つのロードマップを組み合わせたものだ。一方は既存のマスクエコシステムを使った0.55 NA露光の導入を扱う。もう一方は、そのエコシステムをより大きな形式に合わせて再構築することを目指す。
最初のロードマップには、確定した製造開始年がある。2つ目にはパイロットと量産の目標が示されている。いずれの発表でも、最初にHigh-NA EUVを導入するTSMCの正確なノードは特定されていない。
A10またはA11は、初期導入の有力候補とみられるものの、確定したプロセス名ではない。この区別は重要だ。TSMCが公に約束したのは、導入年とマスク移行の順序に限られるためである。
TSMCが2030年まで待てる理由
TSMCはHigh-NA EUVを、即時導入を求める技術的な節目ではなく、その価値を証明すべき製造ツールとして扱っている。
High-NA EUVは現実的な解像度の問題に対応するが、解像度はチップ製造の一要素に過ぎない。ファウンドリーは、スループット、オーバーレイ精度、欠陥率、プロセスの複雑性、マスクインフラ、装置の供給可能性、総生産コストも評価する。
TSMCは、プロセスエンジニアリングを通じて既存のリソグラフィを繰り返し延命してきた。マルチパターニングは、難しい1つの層を複数のより単純な露光に分割し、旧世代のスキャナーでも直接的な解像度限界を超えたパターン形成を可能にする。
この手法は工程を増やし、エラーの機会も多くする。それでも、未成熟なスキャナー、新しいレジスト化学、変更されたマスクルール、再設計された生産フローを必要とする代替策より望ましい場合がある。
TSMCが2030年を示したことは、同社が0.33 NA EUVに十分な余地が残ると判断していることを示唆する。2029年のA12およびA13技術では、High-NAプラットフォームではなく従来型EUVを引き続き使うと見込まれている。
これはHigh-NAに価値がないことを示すものではない。TSMCが、それに依存せずにさらに数世代の製品サイクルに対応できると考えていることを示している。
この違いは、大量生産の受託メーカーとしてのTSMCの立場を反映している。同社の顧客には、予測可能な設計ルール、認定済みライブラリ、安定した歩留まり、大規模な製品投入に十分な生産能力が必要だ。
スキャナーの遅延は、社内の1つのプロセッサだけに影響するものではない。多くの顧客のスマートフォン、データセンター向けアクセラレータ、ネットワークチップ、カスタムシリコンにまたがるスケジュールを乱す可能性がある。
そのためTSMCには、複数の大きな変更を同時に導入しない強い理由がある。先端ノードにはすでに、新たなトランジスタ構造、インターコネクトの改善、電力供給の変更、更新された設計手法が必要となる。
High-NA EUVは、もう1つの密接に結び付いた変数を加える。大型マスクは、その上に業界全体のインフラ移行を追加することになる。
ファウンドリーの段階的なスケジュールは、これらのリスクを分離する。従来型マスクは2030年に最初の橋渡しを提供する。大型マスクのパイロットは2031年に続き、量産での採用は2033年を目標としている。
このアプローチにより、TSMCは早期導入企業が実務上の問題をどのように解決するかを観察できる。レジスト性能、マスク欠陥、フィールドスティッチング、スキャナー稼働率、計測はすべて、継続的な製造作業を通じて改善される。
待つことは、何もしないことを意味しない。TSMCは2030年以前に開発作業を進めつつ、量産での採用を後のノードまで留保できる。ファウンドリーは通常、顧客がその製造製品を見る何年も前から装置を認定する。
ASMLはすでに、量産を志向した初世代のHigh-NA機を出荷している。EXEシステムは0.55 NAの光学プラットフォームを採用し、先端ロジックおよびメモリの製造を対象としている。
EXE:5000はプロセス開発を支援し、EXE:5200Bは量産向けに設計されている。ASMLは後者を、2ナノメートル未満のロジックと最先端メモリ用途向けに位置付けている。
これらの説明は技術的能力を示すものであり、自動的な事業性を意味するものではない。スキャナーが経済的に有用になるのは、メーカーが競争力のある歩留まりを持つ安定したプロセスに統合した後に限られる。
TSMCの決定は実質的に、同社が公表した2029年までのノードではLow-NA EUVが依然として十分に経済的だという判断を示している。さらなる微細化によって代替策の魅力が薄れた時点で、High-NAが必要になる。
この閾値は層ごとに異なり得る。TSMCは初日からすべての重要層を新型装置で露光する必要はない。High-NAを選択的に導入し、設計がより高密度になるにつれて利用を増やせる。
この戦略は、新しい少数の装置群への初期依存を抑える。また、最初の生産サイクルで未成熟なプロセス前提にさらされる層の数も限定する。
TSMCは、装置の初導入ではなく実行力を中心にファウンドリーでの主導的地位を築いてきた。2030年のタイムテーブルはこのパターンに従うが、その隔たりは今や競合各社に測定可能な好機を与えている。
IntelとSamsungが先行学習曲線を得る
TSMCへの圧力は製造ノウハウから生じる。競合各社は、TSMCが発表した開始時期に達する前に、High-NAの量産から学ぶことができるためだ。
IntelはASML初の商用EXE:5000を受領し、2024年にオレゴン州で組み立てを完了した。このシステムはIntelのヒルズボロにある研究開発拠点でキャリブレーションに入った。
Intelによると、この装置の重量は150メートルトンを超える。部品は250個を超える木箱に収められ、43本の貨物コンテナと20台のトラックで輸送された。
この物流はHigh-NA導入の規模を物語る。スキャナー1台の設置には、専用建屋、振動制御、ユーティリティ、保守能力、訓練を受けたエンジニアリングチームが必要となる。
Intelは、一方のプラットフォームを完全に置き換えるのではなく、0.33 NAと0.55 NAのEUVを組み合わせる見通しだ。同社のHigh-NAプログラムはIntel 18Aでの実証から始まり、Intel 14Aの量産へと続いている。
同社によれば、High-NAは既存EUVより最大1.7倍小さなパターンを描画できる。また、その改善は二次元のフィーチャ密度を最大2.9倍高める可能性があるとしている。
これらの数値は光学的な微細化の可能性を示すものであり、チップ全体に対する保証ではない。製品密度はトランジスタアーキテクチャ、インターコネクト設計、セルライブラリ、配線、製造上の制約に左右される。
それでもIntelは、露光レシピ、レジスト、マスク、計測、保守、統計的工程管理に関する直接的な経験を何年も先行して得る。こうした運用上の知識は、スキャナーの納入時期以上に重要となり得る。
Intelの早期ポジションは、同社のファウンドリー事業における野心にも寄与する。外部顧客が必要とするのは、Intelが開発ファブで小さなパターンを実証するだけでなく、先端プロセスを予測可能な製造へ転換できるという証拠だ。
High-NAがIntel 14Aをめぐるすべての疑問を解決するわけではない。顧客のコミットメント、歩留まり、生産能力、設計ツール、製品スケジュールは引き続き不可欠である。ただしこの技術は、TSMCがLow-NAにとどまる間、Intelに差別化された製造上の主張を与える。
Samsungは別の方向から圧力をかけている。同社は2028年までに、将来のDRAM量産にHigh-NA EUVを導入する計画だ。
DRAMでは、極めて高密度な構造が繰り返し用いられ、厳しい微細化の制約に直面している。そのためメモリは、High-NA露光の解像度向上とプロセス簡素化の利点を試す実用的な場となる。
Samsungは12インチフォトマスクの開発イニシアチブにも加わった。同社のマスク協業は、単なるスキャナー設置ではなく、大型マスクに必要な支援インフラを対象としている。
同社の二重の役割は重要だ。Samsungはメモリとファウンドリーの両事業を運営しており、異なる製造プログラム間で一部のリソグラフィ知識を移転する機会を持つ。
メモリとロジックのプロセスは互換的ではない。それでもエンジニアは、スキャナー、マスク搬送、検査、材料、稼働率、欠陥管理に関して有用な経験を積むことができる。
TSMCが後から移行することは、必ずしも競争に敗れることを意味しない。IntelとSamsungが早期統合のコストと不確実性を引き受ける一方で、TSMCは両社の進展から学ぶことができる。
ただし、早期採用には非対称な機会も生まれる。IntelまたはSamsungが信頼性の高いHigh-NA量産を確立すれば、TSMCの慎重なスケジュールは必要性が低く見えるかもしれない。
両社のプログラムが遅延したり、採算性が伸び悩んだりすれば、TSMCの慎重さは正しかったと評価されるだろう。今後4年間で、この戦略上の見解の違いは製造能力の試験へと変わる。
したがって競争の焦点は、どの企業が最初のスキャナーを保有するかということより狭い。より高い解像度を、許容可能な歩留まりとスループットでより良い製品へ転換できるのはどの企業か、という点だ。
解像度の向上には露光フィールドの縮小が伴う
High-NA EUVは一部のパターン形成を簡素化する一方、露光フィールドの縮小はTSMCの2030年コミットメントにおける最も重要な留保条件となる。
リソグラフィースキャナーは、ウェハーを覆う感光材料にマスクパターンを投影する。開口数（NA）は、光学系がその光をどれほど効率的に集め、集光できるかを示す指標だ。
NAを0.33から0.55へ引き上げることで解像度は向上する。同時に、スキャナーの光路を通じてEUV光を反射させるために必要な構造も変化する。
ASMLは、2軸で異なる倍率を適用するアナモルフィック光学系を採用している。この設計によりマスクが光学アセンブリーに対して過大になることを防ぐ一方、ウェハーの露光フィールドは半分になる。
大規模なモノリシックプロセッサーは、最も明確な制約に直面する。先進AIアクセラレーターは、演算エンジン、メモリーインターフェース、ネットワーク、キャッシュ、専用制御ロジックを組み合わせるため、大きなダイ面積を使用する。
露光フィールドが小さくなると、そのようなチップを1枚のHigh-NAイメージに収められなくなる可能性がある。その場合、メーカーはフィールドをスティッチングするか、より小さな部品を中心に製品を再設計しなければならない。
フィールドスティッチングでは、隣接する領域を別々に露光し、境界で位置合わせを行う。その境界でオーバーレイ誤差が生じると、領域間を通る接続に影響する可能性がある。
この手法はスキャナー時間も消費する。追加される露光・位置合わせ操作はそれぞれスループットに影響し、ファブが生産できる使用可能なウェハー数を左右する。
チップレットは、システムを複数のダイに分割することで、フィールドサイズの制約の一部を回避する。先進パッケージングでは、シリコンインターポーザー、ブリッジ、または他の高密度インターフェースを通じてそれらのダイを接続する。
TSMCはすでに広範な先進パッケージング能力を持つ。そのためチップレットは有力な対応策となるが、万能の答えではない。
パッケージング能力にも独自の制約がある。チップレット設計には、より複雑なテスト、電力管理、インターコネクト設計、熱設計も必要となる。
12インチマスクの提案は、解像度と露光面積のどちらかを選ぶ必要をなくすことを目指す。より大きなレチクルはより広いパターンを保持でき、アナモルフィック光学系の下でもスキャナーがフルフィールドを取り戻せるようにする。
しかしマスクは、相互接続された製造チェーンの一部である。装置はパターンを書き込み、検査し、欠陥を修復し、保護し、搬送し、位置合わせし、その挙動をモデル化しなければならない。
設計ソフトウェアも新しいフィールドとマスクのルールを理解する必要がある。マスクショップには対応装置が必要であり、材料サプライヤーは基板と保護部品を認定しなければならない。
したがってTSMC、Intel、Samsung、ASML、専門サプライヤーは、共通仕様を軸に連携する必要がある。検査またはハンドリング用ツールが1つ欠けるだけで、プラットフォーム全体が遅延する可能性がある。
これは、TSMCの2031年パイロットラインと2033年量産目標の間に大きな隔たりがある理由を説明する。パイロット作業では、価値の高い顧客ウェハーに対してエコシステムが十分な信頼性で稼働するかを検証する。
ASMLは、プロセスの簡素化によってスキャナーの高いエネルギー要件を相殺できると主張している。同社のmanufacturing analysisによれば、シングルパターニングEUVはリソグラフィーおよび関連プロセスの工程を削減できる。
同社は、シングルパターニングEUVがDUVマルチパターニングを置き換えた場合、工程数が約20％減少するとのimecモデルを引用している。モデル結果には、ウェハー当たりの運用時排出量が約10％減少することも含まれていた。
将来の比較として、このモデルはHigh-NAシングルパターニングにより運用時排出量を最大30％削減できる可能性があると見積もった。基準ケースではLow-NA EUVマルチパターニングを使用している。
これらはプロセス上の仮定に依存するモデル結果である。TSMCの最終的な量産フローにおける歩留まり、コスト、環境特性を確立するものではない。
経済性は層ごとに異なる。複数回のLow-NAパターニングサイクルを置き換えるHigh-NA露光は魅力的になり得る。一方、Low-NAの1回の露光で既に効率的に印刷できる層では、その根拠は弱くなる。
そのためTSMCはこの技術を選択的に配分する。High-NA層数は時間とともに増えるとの同社の見通しは、直ちにプラットフォーム全体を置き換えるのではなく、段階的に導入することを示している。
これが同社の慎重姿勢を支える仕組みだ。High-NAは優れた光学解像度を提供するが、その優位性がより良い製造経済性につながるかどうかは周辺プロセスによって決まる。
A10とA11は候補であり、確定ノードではない
2030年という時期はTSMCのA13後世代を示唆するが、同社はA10またはA11を最初のHigh-NAプロセスとして指名していない。
TSMCが公表したロードマップは、2029年のA12とA13まで到達している。そのロードマップに関する報道では、両技術は従来型のEUVシステムを引き続き使用するとされる。
これにより、その翌年の世代がTSMCによるHigh-NA EUV移行の自然な候補となる。命名規則からはA11またはA10が示唆されるものの、TSMCはどちらの名称も公に確認していない。
プロセス名は、文字通りのトランジスター寸法を示すものでもない。現代のノード名は、密度、性能、消費電力、アーキテクチャー、製造上の変更をまとめて商用名称の下に分類する。
2030年のプロセスは、顧客にA13を上回る有用な改善を提供する必要がある。High-NAリソグラフィーはその要素の1つになり得るが、それだけで改善を生み出すことはできない。
TSMCはトランジスター構造、標準セルレイアウト、インターコネクト材料、裏面電力供給、設計ルール、パッケージングも変更できる。それぞれの要素は製品レベルの結果に異なる影響を与える。
ゲート・オール・アラウンド・トランジスターは、チャネルを複数方向からゲートで囲むことで、小寸法での静電制御を改善する。TSMCはすでにこのアーキテクチャーのナノシート実装へ移行している。
後続プロセスでは、より先進的なナノシートや、最終的には相補型電界効果トランジスターが採用される可能性がある。CFETは密度向上のためn型とp型デバイスを垂直に積層するが、難易度の高い製造統合を要する。
これらの構造と周辺インターコネクトがより厳密なパターンを必要とするにつれ、High-NAの価値は高まる。TSMCはプロセスの複雑さが増すほどHigh-NA層の数も増えるとしている。
この発言は、ノードを特定せずに方向性を示している。同社は2030年に、重要な層の限定的なセットでスキャナーを導入する柔軟性を維持している。
不確実性はいくつか残る。TSMCは、初期の層数、生産拠点、スキャナー群の規模、顧客製品、設計タイプ別のマスク戦略、予想されるコスト影響を公表していない。
また、2030年のすべてのプロセスでこの技術を使うとも約束していない。ファウンドリーは、性能目標や製造フローが異なる関連ノードのバリアントを提供できる。
したがってA10またはA11という解釈は予測として扱うべきだ。正式な製品発表として扱えば、得られている証拠を過大評価することになる。
スケジュール自体も動き得る。半導体ロードマップは計画ツールであり、生産時期は装置の準備状況、プロセス歩留まり、顧客スケジュール、市場需要に依存する。
より大きなマスクのプログラムには、さらに大きな不確実性がある。複数のサプライヤーが連携したスケジュールで装置と材料を供給する必要があり、顧客側も設計インフラを調整しなければならない。
Samsungの参加は、そのエコシステムにおける商業的な根拠を強める。Intelの支援は、High-NAの直接的な経験を持つもう1社のロジックメーカーを加えることになる。
幅広い参加は開発コストを分散し、サプライヤーに互換製品を開発する動機をより強く与えることができる。ただし、すべての構成要素が2033年までに量産準備に達する保証にはならない。
最も信頼できる解釈はより限定的だ。TSMCは、High-NAが量産ツールボックスの一部となる時点を2030年と定めている。
同社は、その時点以降に採用が拡大すると見込む。また、最初の段階では従来型マスクで十分であり、より大きなマスクは長期的な道筋を提供すると考えている。
これは重要なコミットメントだが、まだ完全なプロセス発表ではない。顧客が新プラットフォーム向けに主要製品を設計するには、はるかに多くの詳細が必要になる。
TSMCの待機が長すぎたかを示す3つのシグナル
結果は、Intelの量産に関する証拠、Samsungの2028年メモリー目標、そしてTSMC自身による名称付き2030年ノードの開示に左右される。
最初のシグナルは、IntelがHigh-NA開発から再現性のあるロジック製造へどれだけ進展するかだ。スキャナーの設置と実験的なパターン形成は技術的な準備態勢を示すが、ファウンドリー顧客が必要とするのは認定済みプロセスと安定した生産出力である。
Intel 14Aが重要な試験となる。その製造結果は、初期のHigh-NA経験が許容できない歩留まり損失を生まずに、密度、サイクルタイム、プロセスの簡素化を改善するかを示すだろう。
強い顧客コミットメントと稼働する製品は、TSMCへの圧力を高める。遅延、仕様変更、限定的な商業採用は、TSMCが待機する決定を支持することになる。
第2のシグナルは、Samsungが計画する2028年のHigh-NA DRAM量産である。メモリーは異なるワークロードを提供するが、スキャナープラットフォームが意味のある規模で信頼性高く稼働するかを明らかにできる。
名称が付いたDRAM世代、認定済みの生産ライン、そしてどの層でHigh-NAを使うかに関する詳細に注目すべきだ。これらの開示により、Samsungの計画はロードマップ上の記述から製造上の証拠へと近づく。
ランプアップが成功すれば、TSMCが2030年に開始する前に周辺サプライチェーンも強化される。マスクメーカー、レジストサプライヤー、検査ベンダー、ASMLは追加の量産フィードバックを得ることになる。
低い歩留まりや開始の遅れは、TSMCが回避しているリスクを浮き彫りにする。したがってSamsungの目標は、スキャナーそのものと早期採用の価値の両方を試すものとなる。
第3のシグナルは、TSMCが最初のプロセス、生産拠点、High-NA層の戦略を明らかにすることだ。同社は年を示しているが、顧客には量産よりかなり前からプロセス設計キットとエンジニアリングルールが必要となる。
正式なノード発表により、A10、A11、あるいは別の名称のどれが入口となるかが明確になる。また、TSMCが少数の層から始めるのか、より広範に展開するのかも示されるはずだ。
2031年の大判マスク・パイロットに関する詳細にも同等の注意を払うべきだ。サプライヤーのコミットメントと稼働するマスクインフラは、2033年の量産目標により信頼性を与える。
同等の量産プラットフォームを提供する競合サプライヤーは現在存在しないため、ASMLの役割は引き続き中心的である。同社が十分な数のEXEシステムを出荷・保守できるかは、すべてのメーカーのスケジュールに影響する。
同社は、High-NAプラットフォームが量産を対象とし、8ナノメートル解像度に対応する光学系を使用するとしている。実際の顧客経済性は、持続的なファブ稼働を通じて初めて明らかになる。
TSMCの遅延は、次のリソグラフィーサイクルで同社が先行するのか後れを取るのかを決着させるものではない。これは先行者の学習と製造上の忍耐を比較する、管理された検証を生み出す。
IntelとSamsungは現在、より大きな統合リスクを負うが、プロセス、サプライヤーとの関係、エンジニアリングの専門知識を育てる時間も得る。TSMCは初期リスクを抑える一方、後から学習曲線に取り組むことを受け入れる。
チップ購入者にとって実務上の問いは、誰が最小のプロセスラベルを発表するかではない。予測可能な消費電力、性能、コスト、供給力を備えた稼働チップを十分に提供できるのは誰か、ということだ。
この順序で証拠を追ってください。Intelのロジック生産、Samsungのメモリ増産、そしてTSMCが明示した2030年のプロセスです。これらのシグナルは、TSMCによるHigh-NA EUVの採用が規律あるタイミングによるものなのか、それともコストのかかる遅延なのかを明らかにするでしょう。
